I. |
Wprowadzenie do języków HDL 1. Zastosowanie języków HDL. 2. Opis behawioralny vs. opis strukturalny. 3. Dwa rodzaje sygnałów i dwa rodzaje przypisań: kombinacyjne i sekwencyjne. |
II. |
Modelowanie behawioralne w języku ABEL 1. Ogólna struktura modułu. 2. Wbudowane stałe i rozszerzenia kropkowe. 3. Operatory i ich priorytety. 4. Deklaracje sygnałów. 5. Formułowanie równań logicznych. 6. Wektory testujące. 7. Tablice prawdy i tablice przejść-wyjść. 8. Automaty stanowe. 9. Makra. 10. Biblioteki. |
III. | Modelowanie strukturalne w języku ABEL |
IV. |
Modelowanie behawioralne w języku VHDL 1. Deklaracja jednostki. 2. Parametry ogólne. 3. Definicje wyprowadzeń. 4. Definicja architektury. 5. Typy sygnałów, zmiennych i stałych oraz konwersje między nimi. 6. Operatory i ich priorytety. 7. Przypisania współbieżne. 8. Procesy z listą wrażliwościową. 9. Instrukcje sekwencyjne. 10. Generacja. 11. Modelowanie opóźnień. 12. Warunki syntezowalności kodu oraz konstrukcje niezyntezowalne. |
V. |
Modelowanie strukturalne w języku VHDL 1. Deklaracja komponentu. 2. Podstawienie komponentu. 3. Przyporządkowanie wyprowadzeń lokalnych. 4. Konfiguracja. 5. Test bench. |
VI. |
Modelowanie behawioralne w języku VERILOG 1. Deklaracja modułu. 2. Deklaracje portów. 3. Deklaracje stałych, zmiennych i parametrów. 4. Typy sygnałów, stałych i zmiennych. 5. Operatory i ich priorytety. 6. Przypisania kombinacyjne. 7. Blokujące i nieblokujące przypisania sekwencyjne. 8. Przypisania kombinacyjno-sekwencyjne. 9. Instrukcje sterujące. 10. Zdarzenia. 11. Zadania i funkcje. |
VII. |
Modelowanie strukturalne w języku VERILOG 1. Modelowanie na poziomie bramek. 2. Elementy UDP. 3. Struktury hierarchiczne. 4. Makromoduły. |
Zajęcia wprowadzające
| 2h |
Licznik dwójkowy rewersyjny z asynchronicznym kasowaniem, blokadą liczenia i wyjściami do wyświetlacza 7-segmentowego LED | 2h |
Maszyna stanowa sterująca sygnalizacją świetlną na skrzyżowaniu z uwzględnieniem stanu awarii oraz różnego czasu trwania poszczególnych faz w jezyku ABEL | 2h |
Maszyna stanowa sterująca sygnalizacją świetlną na skrzyżowaniu opisana w stylu mieszanym behawioralno-strukturalnym w języku ABEL | 2h |
Wprowadzenie do języka VHDL i środowiska
Active-HDL
firmy Aldec
| 2h |
Proste układy logiczne w języku VHDL
| 2h |
Sygnalizacja drogowa w języku VHDL. Proces sterujący musi być napisany według załączonego schematu blokowego. | 2h |
16-bitowy sumator z dwustopniowym generatorem przeniesień antycypowanych wraz z jednostką testującą w języku VHDL | 4h |
Proste uklady kombinacyjne i sekwencyjne w jezyku VERILOG-HDL: multiplekser 4 na 1 z uaktywnianiem, przerzutnik D wyzwalany poziomem wysokim (D-latch), przerzutnik JK typu master-slave wyzwalany zboczem opadajacym. | 2h |
N-bitowy licznik rewersyjny z asynchronicznym kasowaniem, wprowadzaniem równoleglym i blokada liczenia. Napisac modul testujacy dzialanie licznika dla N=4. | 2h |
N-bitowy sumator szeregowy akumulujacy. Zaprojektowac modul testujacy dla N=8. Szczególy... | 2h |
Sekwencyjny uklad mnozacy. Szczególy... | 4h |
Zaliczenie laboratorium odbywa się na podstawie ocen cząstkowych wystawianych za wykonanie każdego ćwiczenia, odnotowanych w dzienniku pracy w laboratorium.